（原标题：Chiplet，怎么破壁？）

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来源：内容转自知乎，作家：其实我是老莫，谢谢。

在上一篇著作《四十年来家国，三沉地江山》中先容了咱们掂量的CIP合同和CIP合同的载体“赛柏1号”芯粒。但尽管这半年我讲了好多回，但发现照旧有好多一又友莫得听懂CIP是为了处理什么问题以及“赛柏1号”芯粒到底处理了什么问题。致使好多一又友听已矣讲座以后以为咱们“即是作念了一个片上集会”。

由于视频讲PPT受到好多限定，笔墨关于视频照旧有很强的补充作用的，是以我准备再写一个新的笔墨来先容CIP合同和“赛柏1号”芯粒。在这里我针对好多一又友看完视频的疑问，来再行组织一下素养礼貌。

率先，咱们需要接头这么一个问题：“咱们（中国大陆）需要什么样的Chiplet技艺？”好多一又友可能认为这个问题不需要接头，Chiplet技艺即是Chiplet技艺，宇宙上难谈还有不啻一个Chiplet技艺？既然UCIe这种“要领”齐出来了，照着作念不就行了。这个话如果放在2018年以前也许是对的。阿谁期间全球化还在，全球化的产业链还在。而当今了然于目的全球产业链割裂，产业链变成了“猜疑链”。Chiplet的主见之是以大致在国内爆火，很大原因照旧其被饱读动成“弯谈超车”、“高出摩尔定律”、“不需要先进光刻技艺”等等大致破解现时产业链脱钩的困局不无关系。但事实上Chiplet技艺靠近的问题，尤其是国内发展Chiplet靠近的问题要复杂、贫苦得多。因此要回答“咱们（中国大陆）需要什么样的Chiplet技艺？”，需要率先简要回想一下Chiplet技艺发展的几个阶段。

简短的来说，Chiplet技艺或者说“买卖模式”约莫不错分为三个阶段：

第一阶段，以良率提高、“降本增效”为主。其中枢的作念法即是把大硅片切小，然后从中筛选出好的小硅片（Good Die）再用高密度的“先进封装”把这些小硅片拼起来。具体如下图所示：

Chiplet技艺发展的第一阶段

这一阶段的几个典型芯片有Xilinx的Virtex-7 2000T 大容量FPGA，辞别红4个Die互联。Nvidia作念的AI加速芯片Simba，搞了36个Die互联。以及苹果的M1 Ultra的2个Die互联。

这一阶段Chiplet的主要特征是同构辞别、相邻互联、平铺结构。同构辞别主如果指大Die切出来的小Chiplet基本齐是相易结构（或者是镜像）的。这种同构辞别的自制即是作念硅片“筛选”的期间相对容易，筛已矣以后再组合也相对简短。组合的期间即是Chiplet和相邻的Chiplet互相通顺就不错了。是以临了互联的期间时时呈现出一种“平铺结构”，或者更简短直白少许即是“摊大饼结构”。把各个Die循序的“铺”到基板或者中介层上头就行了。

由于Chiplet是先把大的裸Die拆成小的Chiplet再用先进封装拼起来，这些依然被拆出制造好的Chiplet如果只用一次很赫然太过挥霍。如果不错把这些依然制造好的Chiplet充分的“复用”，就不错起到镌汰研发周期、加速新址品参加阛阓程度。

Chiplet发展的第二阶段

Chiplet发展的第二阶段3个典型的居品包括了Intel的FPGA（如今改回了Altera）Nvidia发布的某个考证型GPU、以及AMD近几年的处理器居品。

Intel Agilex9、7系列的FPGA基本齐选拔了中枢的FPGA Fabric+IO Tile Die的假想。封装技艺用的是EMIB，接口用的是Intel当年给DAPAR交差用的AIB。Intel把通用性很高、高度可编程的FPGA Fabrci独处出来成为一个大的Chiplet，然后外围的接口电路按需不错封装集成PCIe、高速ADC、高速以太网等等接口。这么面对不同应用限制的期间，Intel的FPGA就不错封装上不同的Tile。比如面向桌面/奇迹器加速卡应用的期间就封一个PCIe/CXL接口便捷作念卡，面向集会交换应用的期间就封几个高速以太网接口作念交换，作念无线/信号处理当用的期间就封几个高速ADC作念宽频带的采样。通过不同Chiplet的封装组合就构造了面向不同居品线的FPGA，而毋庸为了每个应用再去单独流片。后期如果有新的应用还不错纯真的调遣接口的Chiplet，“按需封装”出合适新应用的FPGA。

Nvidia的这个GPU是说面向深度学习和面向高性能狡计两个应用关于Cache容量的需求不一样。通过搭配不同大小的Cache来合适不同的应用。具体毋庸伸开多说。

AMD的处理器更是经典的案例。通过辞别IOD（IO-Die）和Core Chiplet Die（CCD，CPU及其附庸）。在吞并代处理器中不错通过IOD搭配不同的数目的CCD形成从高端奇迹到低端桌面机不同设立的处理器。在不同代的处理器不错只升级CCD和无间保留使用上一代的IOD来加速研发程度。但如果咱们回想一下历史，就会发现其实所谓的IOD不外是南北桥芯片组在Chiplet期间的“回应”辛勤。保留芯片组（主板）而升级CPU完结电脑的升级那是以前电脑发热友的“基操”。

Chiplet发展的第二阶段依然形成的不同形态的Chiplet纯真搭配形成“系列化”居品的趋势。其实这个即是把以前的“攒机器”演变成了“攒芯片”。但第二阶段的“攒芯片”仅限于某个企业里面我方的居品线里面复用各式Chiplet。但既然依然不错发展到企业里面复用，自然就有东谈主预见不错通过一些方式发展成为企业间的复用。于是Chiplet发展不错进入到第三阶段。

要完结企业间的复用，完结接口要领和洽是前提。这少许在上一个期间的SoC假想中获得了充分的体现，不同的IP核治服一样的片上总线合同就不错互联起来。更上一个期间的“PC假想”方法其实亦然这么，通过一样的一套芯片组和总线体系，Intel公司的CPU，Nvidia公司的GPU卡，XX公司的主板以及YY公司的网卡等攒到统共凑成了一台个东谈主狡计机。

Chiplet发展的第三阶段

在这个阶段，Chiplet不错是不同公司坐褥的，然后不错绝顶纯真和便捷的集成到统共。先进封装起了一个“装机工”的变装，把不同的Chiplet在吞并个“主板”（基板/中介层）上头“攒”在了统共。不同的模块要“攒”在统共势必需要有一整套互联体系的维持。但是在互联体系的背后是撑持这套互联体系的生态圈和这个生态圈的小心者。在PC机期间，Intel是这套生态圈的小心者。Intel界说了x86CPU、芯片组、PCIe接口等一系列组成PC机的中枢成分，其它厂商或者是为了它代工的“坐褥厂”，或者是围绕它的中枢生态单干的“外设厂”。SoC期间是因为Arm为主的一帮IP厂商小心了这套生态体系，再加上假想奇迹公司、EDA公司的助力才让SoC假想方法学庸碌流行开来。一样的，Chiplet如果像要达到三阶段的遵循，依然需要构造这么一套生态。从之前PC和SoC的教育来看，需要有一个中枢公司或者机构来构造这个生态，而要领/合同是手脚这个生态的“底座”或者说是“抓手”。OSDA由于莫得豪阔刚劲的中枢公司或者机构来鼓舞生态建筑，是以合同也即是说说辛勤。PCIe之是以能被庸碌收受是因为Intel再PC期间的强势决定的。AMBA合同蔟大致在SoC上独步寰宇，是因为Arm告捷素养的。

自然，合同的完善程度亦然能否被庸碌应用的要道。一样脱胎于Intel并用于给DAPAR“交账”的合同AIB，就由于其合同过于简短、可扩张性不彊的原因只适用于主从结构昭彰的场景。最典型的即是前边说的FPGA场景中，中间最大的那一坨FPGA Fabric手脚“大主”，周围一圈接口Chiplet齐是“小从”。而UCIe由于不错很好的承载PCIe和CXL的合同，背面应该会有很大的应用出路。要值得隆重的是，UCIe包含了物理层和数据链路的一部分，试验上是一个接口要领。但除了接口除外，两个实体之间要大致完结信拒接互需要的东西还好多。而这部分表层合同试验上是由PCIe和CXL承担了。UCIe只不外是把电脑主板上PCIe物理接口转动成了合适先进封装的形状。如果只关注UCIe合同就好像只调养电脑主板上那些PCIe的通顺器一样，试验上就“上圈套”了。

主板上各式PCIe的接口

信得过中枢的PCIe互联体系包含在芯片组、驱动里面，被Intel这类的处理器公司紧紧掌捏。Intel的“野望”是想在Chiplet的第三阶段，依然不错像PC期间一样它来主导生态。别的厂家嘛，不错作念个PCIe的卡插在主板上“作念接口”或者“作念外设”也齐挺好。

无缺的PCIe体系

自然，UCIe上头也不错不光跑PCIe和CXL，把它当成点对点的数据流传输线也不错跑好多别的合同。比如就不错用来泡AMBA的CHI。这么就把CHI合同变成的CHI-C2C合同。

CHI C2C

CHI-C2C要求切分点在CHI互联上，因此被拆出来的多少Chiplet试验上亦然基于CHI合同的小SoC。要基于这套东西完成Chiplet的假想试验上照旧围绕Arm的生态以及在CHI互联体系适当的场所划拉两刀。

前边说了那么多“海外情况”，背面把视野转归国内。2018年以后由于海外样式急巨变化，导致了我国集成电路产业的好多试验贫苦。因此Chiplet手脚一种“后摩尔期间技艺”被饱读噪起来，那帮炒股的券商对这个技艺“文过”造了不少轮廓无物的公论。在这些公论里面，大部分的牛B齐吹在了Chiplet的第三阶段。这是一种好意思好的想象，通过不同机构/企业之间的联接，不错清楚咱们“聚首力量办大事”的“举国体制”上风。大家各管一摊，分别把我方手头的Chiplet作念好，然后再拼到统共就完结了力量的整合。至于还有吹什么弯谈超车、不需要先进制程之类初级的牛B就不值一驳，不再伸开了。

然则，渴望很丰润现实很主干。如果咱们仔细望望在当今的海外样式下要怎么进一步发展先进芯移时，咱们会发现国内对Chiplet的需求以及发展旅途和老好意思是统统不同的。咱们靠近以下的特殊挑战：

1、工艺制程过期：未到达“良率瓶颈”而拆分的动机不及，但“多芯堆叠”突破光罩极限的需求垂死。是以和老好意思发展Chiplet“先切后拼”的想路不同，国内发展Chiplet更需求“拼”，以“拼”的方式去堆出来更多的晶体管。

2、产业链整合智商不及：即枯竭老练、踏实、高效的假想队列，又枯竭无缺的软硬件生态和改变生态的智商；u枯竭“说了能算”的机构或“说了就信”的“头部企业”，研发力量整合难度很大。Intel搞了个UCIe，诚然定约里有好多Intel的“敌人”但大家也唯有捏着鼻子参加。Intel搞一个CXL，其它肖似的合同就纷繁的“举手顺从”。

3、并不存在的“换谈超车”：Chiplet技艺不是“换谈”，仅仅各式集成电路技艺发展到一定程度激发了产业单干和假想方法学自然篡改；是以以前存在的差距依然存在，仅仅换了个形状清楚出来辛勤。是以但愿通过发展Chiplet技艺就能“霸占制高点”致使于“反过来卡别东谈主的脖子”那基本齐是癞蛤蟆想吃天鹅肉。

是以当今国内到底需求什么样的Chiplet技艺蹊径？我认为主如果知足底下两项诉求：

1、突破光罩极限完结“大芯片”（小系统）：极紫外光刻机的最大光罩面积在858 mm^2（26 mm×33 mm）傍边，而面前起首进的基板尺寸不错达到10000 mm^2（100mm×100mm），后续还可能无间扩大。在基板上平铺就依然不错铺7-8颗裸Die，保证金交易若选拔3D堆叠则不错容纳的裸Die数目更多。如果再加上容纳进去部分非硅元件（被迫元件、光电元件、MEMS元件等），不错在封装内完结“整机系统袖珍化/集成化”。现阶段以先进封装智商突破工艺极限完结“功能种种化”需求纷乱于提高良率/责怪老本。

2、通过快速假想来“存量周转”：经过多年“筚路褴褛”的发展，国内当今依然积累了一些“家底”。由于历史原因和现实条款的限定，这些家底的“技艺来源”和“技艺蹊径”不同，往往形成了“七国八制”的场所。以自主可控的CPU为例，当今国内就形成了“三条技艺蹊径，六大企业品牌”的场所。再加上圈套今“富贵发展”的RISC-V和背后的一大堆但愿吃“自主饭”的企业。其它的如FPGA、GPU等等居品亦然一样的场所。怎么把多年来攒下来的“家底”利用好，完结快速假想+短周期制造，才气完结对既有技艺力量的整合。

关于以上两点诉求，如果真有那么一个渴望的、说了就能算、说完就颖慧的机构鼓舞。让这国内这些“七国八制”的企业齐按和洽的要领和合同把我方的芯片打散了再行假想成Chiplet，然后东家出个CPU，西家出个GPU，打南方来个FPGA，打北边再来个NPU。然后先进封装企业居中协调，把大家的智商齐攒到统共。这不就造出了有7、8个Chiplet高密度集成的“大芯片”了嘛。

但很可惜，这渴望中机构并不存在。因此面前国内Chiplet发展的技艺蹊径，尤其是强调“自主可控”应用的技艺蹊径（不需要自主的不错放肆，拥抱Intel照旧拥抱Arm齐不错）需要走以“拼”为主的蹊径，完结老练裸芯“芯粒化”。通过“小步快跑、渐渐迭代、渐进完善”的方式，以更接近一种“高档版”的SiP方式完结向渴望的“第三阶段Chiplet”过渡。正如迁徙通讯当年从3G向4G过渡的期间搞出来了一个LTE（永恒演进筹画），国内的Chiplet也需要有肖似的演进方式。

这种演进率先是要保护好、利用好这些好羁系易累积下来的“坛坛罐罐”，而不是大致说应答去冲破这些“坛坛罐罐”。休想冲破这些“坛坛罐罐”从新再造的，也不是说不可告捷。面前部分国内的企业的部分居品按“第二阶段”阶段致使是“第一阶段”的作念法，在我方公司里面的部分居品线致使即是部分的居品上用用不错。但要靠这些企业重走一遍发展蹊径，搏杀出来一个肖似于Intel或者Arm这么的公司再来“重整领土”。那黄花菜也就凉得差未几了，现实中大家不会有耐性等着慢悠悠的走。

要作念到保护好、利用好这些好羁系易累积下来的“坛坛罐罐”的要点有几点：

1、要将老练裸Die转动成Chiplet。Chiplet和老练的裸Die的最大不同在于，Chiplet是有标的事前设定好被“切分”下来的裸片，是以Chiplet自然的就具有互连的接口和大致撑持多个Chiplet之间信拒接互的机制。而老练的裸Die一开动并不是为了去和别的裸Die拼的，因此先天并不具备“拼”的智商。怎么让裸Die具备来这种智商，其实就让这些底本不是Chiplet的裸Die完结了“Chiplet化”。

2、和洽不同裸Die之间的信拒接互机制。这个很好清爽，UCIe上头靠CXL完结多节点互联，而CHI-C2C自身就依靠CHI的互联体系构建的信拒接互机制而仅仅插进去一个UCIe接口辛勤。辛勤经老练的Die自身并莫得磋议多Die集成以后的互联机制，需要在上头稀奇加多一套。不外这也不算贫苦，因为有现成的东西不错参考，具体的背面会讲解。

3、要抽象出不同Die上头的应用层接口或者说编程模子。有明晰这套编程模子以后，异构的、老练的裸Die上运行的功能（时时是某种形状的软件，但也可能是定制化逻辑，如果参与集成的裸Die是FPGA需要用纯逻辑的方式完结）才有大致便捷的和别的Die的功能之间交互协同。

4、有豪阔的先进封装的完结智商和与之配套的假想进程。这个波及的内容较多且不是本文的要点，就先暂时略过不提。

那么要处理前边3点问题，咱们之前作念了哪些职责呢？

率先谈熟裸Die转动成Chiplet的问题。咱们选拔的方法是“外部接口里面化，里面接口外部化”的方法。鄙人图中给出了这种方法的完结形状。

将老练裸Die通过适配器构变成“虚构Chiplet”

这里面的“开采”，其实即是裸Die。不管哪种裸Die势必是有和外部通顺的接口，这种接口一般亦然要领化的。举例面前大部分CPU其实齐依然将北桥芯片的功能大部分集成了进去，因此一般齐配有PCIe接口。而DSP这种经典的“协处理器”一般配有SRIO接口。至于FPGA，由于其高度可编程的特质，不错用SRIO接口也不错径直用别的什么接口。

所谓的“外部接口里面化”，是指通过假想一个合同适配器和开采统共来组成一个“节点”，把这么的外部接口是开采和适配器之间的通顺接口。其实这些所谓的节点就变成了一个个“虚构Chiplet”，这些裸Die的外部接口编程了“虚构Chiplet”里面的接口了。

所谓“里面接口外部化”是只通过经过适配器包装后的接口（也即是图中的CIBD接口）而非逻Die自身的接口对外完成各个节点间也即是“虚构Chiplet”间的通讯。从上图不错看出，CIBD的接口是拓展互联芯粒的里面接口，但是关于各个节点间也即是“虚构Chiplet”而言，这是它们之间互相通讯、传递音尘的外部互纠合口。

构造了“虚构Chiplet”仅仅能完结异构集成的第一步，接下来CIP合同还规定了以下内容：

1、以“包”（Packet）为单元进行信息传递：使用包含自刻画信息的“包”手脚信息的载体进行通讯，每个“包”中包含操作的发起者、奉行的操作内容、校验码等信息。这个也很平日，由于集会通讯技艺的巨大告捷，以“包”为基础的通讯组织方式当今依然“下沉”到片上了，那种传统的“三总线分离”方式当今用的很少了。

2、以内存语义进行操作：每个包中包含的操作齐不错辞别为读/写或加载/存储，而且所用的“从节点”试验上被抽象成一种“虚构化内存池”。不同的主节点/平等节点之间不错通过对“分享内存池”的访谒来完结信息的交互，而这个交互的过程不错看作是不同的主节点/平等节点对“虚构化内存池”内特定地址空间的读/写或加载/存储。类比的即是用专属的“储物柜”来进行数据交换。A分别领有A0、A1、A2等N个“储物柜”，其中A1储物柜是特地用于和C交换信息的。基本的方法是A写C读。当A把数据存进“储物柜”以后，给C发个信息让C去储物柜去取数据。C收到信息以后就不错去“储物柜”取数据。一样的，C分别也领有C0、C1、C2等N个“储物柜”。C用C0号储物柜和A交换信息。基本的方法就变成了C写A读。过程和上头A传到C的过程肖似。

3、以事务为基础进行信拒接互：事务信息由“包”捎带，指明操作的类型以及完成操作所需的数据等，使用不共事求完结不同身份的节点间的信拒接互。在第2条完结的统共数据交互的过程由各式事务来具体承载。事务不错认为是一种“会话层”合同。界说读、写、DMA、分享、中断事务以及对应的事件、数据包。基于事务大致完成节点间通盘内存语义互操作和信息传送。

底下是关于事务的具体先容：

CIP合同中界说的各式事务以及对应的事件、苦求

更多的合同细节就不外多的先容了，具体的大家不错去深切看一下依然公布的CIP合同。

再回到“构造虚构Chiplet”，不错看到要用老练裸Die来组成“构造虚构Chiplet”需要一个拓展互联芯粒。是以就有了“赛柏1号”。但其实从咱们研发的过程来说，是先有“赛柏1号”，后有CIP合同。CIP合同实质上是对“赛柏1号”的总结和索要。每颗赛柏1号维持4路SRIO、1路PCIe、1路DDR3和1路NANDFLASH。

带2颗赛柏1号的考证板

面前咱们正在基于赛柏1号的考证板和其它的外围考证板卡构造多个应用Demo。买通包含国产CPU、DSP、FPGA、DDR、NANDFLASH等不同裸Die的微系统原型，为背面基于CIP合同和赛柏1号（以后也许有2、3、4、5、N号）的集成芯片假想方法学奠定基础。

咱们团队在片上通讯与互联体系上有10多年的研发积累，但此前一直未能找到绝顶对口的应用场景。这次和中国电科58所合作，让咱们有契机将多年表面掂量和应用基础掂量的积淀哄骗到试验的芯粒假想中。两边的掂量东谈主员从一开动的技艺蹊径制定到有缱绻假想再到要道电路的假想和考证经过了反复打磨。最终完善了架构、适配器、事务、信息传送过程等全部的要道法子，并以拓展互联芯粒假想为依托全面考证了统共合同。是以面前CIP并不是一个纸面上的要领，而是一个有果然应用场景、有配套撑持芯粒、有无缺考证进程的可实用化况兼正在使用的要领。而这亦然本篇著作标题“十年面壁图破壁”的由来。

以上正文就写已矣，先分割线一下

在正文写已矣以后，再临了谈两点认为异日国内Chiplet的发展蹊径。

率先需要证据的是，基于CIP和“赛柏1号”的这套技艺蹊径是要兼容现存的国产老练裸Die而搞出来的。如果说国内哪个单元确乎过劲，满足重走一遍老好意思Chiplet的发展蹊径亦然不错的。无非即是先在我方的机构/企业里面来走一下“第二阶段”嘛。

但就面前我斗殴到的很厚情况来说，狠多单元/企业关于利用Chiplet来组成异构集成的集成芯片有兴趣，但碍于自身实力的问题根底不及以像“第二阶段”那样以我方一个企业之力来构造Chiplet所需的芯粒库、假想方法学、互联体系等撑持。由于已往几年不同机构的夸张宣传，让他们认为好像“第三阶段”依然不错完结。不错像假想SoC那样我方搞个专用IP那样搞个我方的Chiplet，然后用一整套Arm或者别的什么的体系加上EDA公司和假想奇迹公司的协助就能完成。致使好多单元/企业还误认为基于Chiplet的假想方法是一种“省钱”的假想方法，准备先“唠个50块的嗑”。其实这齐是一些特地又不切试验的主义。

面前不管是Intel照旧Arm，齐无法作念到像SoC假想一样提供基于Chiplet假想的精湛生态。而至于想要走“自主可控”的Chiplet蹊径，那近期就更是不太可能。等着什么期间国内养出来一个Intel或者Arm再说吧。是以回非常来看，CIP诚然是带着绝顶昭彰“SiP颜色”的Chiplet技艺蹊径，但应该是面前走“自主可控”可行的技艺蹊径。异日也许有一天CIP终将淘汰，但是在这之前其应该会有豪阔的生涯空间。

写得相比急忙，预见那边写到那边。成一家之言，供大家参考。

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